Mas de una instrucción por ciclo de reloj

Pues no se pero como no sea una instrucción en el flanco de subida y otra en el de bajada, no se me ocurre otra manera. Ya que hacer dos intrucciones en un mismo flanco no se si se puede hacer, pa mi que no.

Un saludo

Hace mucho que los procesadores ejectutan varias instrucciones
por ciclo.
Simplemente tienen varias unidades de ejecución.
Eso es tecnologia se denomina superescalar

Tambien estan las intrucciones multimedia (MMX,3DNow!,SSE,...)
que consisten en registros que almecenan varios datos
Por ejemplo registros de 128 bits que almacenan 4 datos de 32 bits
en una sola instrución operan con varios datos a la vez
estos SIMD (una instrucción multiples datos)

Y luego esta el multithreading como el HT de intel
que permite que la CPU ejecute a la vez instricciones de dos
procesos o hebras distintas (funciona como si fuera dos CPU's)

Y el multicore, que consiste en meter dos o más cpu's por chip...

¿que me dejo?

Me uno a Harl. Tanto los uP Intel como AMD ejecutan hoy en día, y desde hace tiempo, más de una instrucción por ciclo de reloj.

NO lo entiendo, es posible que en un flanco de subida o bajada el micro ejecute mas de una instruccion?

Un pequeño apunte, hasta lqo eu yo se el HT de Intel no es que ejecute dos instrucciones al mismo tiempo en la CPU (eso es imposible) lo que hace es una simulación de eso.

daniel_5 escribió:NO lo entiendo, es posible que en un flanco de subida o bajada el micro ejecute mas de una instruccion?

Para mi q lo del flanco de subida y bajada es solo aplicable a la RAM.

Saludos

Creo que los AMD, por ejempo, pueden ejecutar hasta 9 operaciones en cada ciclo de reloj. No se muy bien cómo lo hacen, pero supongo que cargan en la caché instrucciones complejas,compuestas de varias instrucciones simples, que son capaces de desgranar y ejecutar en un sólo ciclo de reloj.

GRIZOR escribió:
Para mi q lo del flanco de subida y bajada es solo aplicable a la RAM.

Saludos

Hombre que yo sepa el micro va por frecuencia de ahi el "ciclo de reloj" el cual posee un flanco de subida y uno de bajada.

Sobre lo de las instrucciones, creo que me estoy haciendo un pequeño lio, ¿instrucciones != operaciones? o si

Un saludo

Lo de los flancos de reloj sólo es aplicable a peticiones a la RAM. El procesador va a una frecuencia determinada, pero el bus de datos que va a la RAM va a otra frecuencia mucho menor, y las peticiones del procesador a la RAM se sincronizan con esa frecuencia.

Lo de varias instrucciones ya han explicado lo que es superescalar, es como tener varios procesadores en un núcleo. (no es exactamente así, ya que lo que tienes son diferentes ALUs y unidades de control entre otras cosas, además de diferentes técnicas de sincronización, pero como símil se entiende)
No puedo explicar mucho más porque no suelo leer del tema. Sólo sé lo que estudié hace mucho en Estructura de computadores y unos pocos textos que leí que además se referían a procesadores RISC

Lo de operaciones creo recordar que es distinto de instrucciones. Por ejemplo una operacion puede estár comuesta de varias intrucciones, ya que si por ejemplo quieres sumar dos datos, puedes necesitar de uno o dos accesos a memoria (que serían una o dos instrucciones, depende mucho de la arquitectura) y otra para sumarlo.
Es decir que una operación necesitaría de dos instrucciones.

Ok ya me queda claro, solo una cosa, las ALUS solo pueden realizar una instruccion por ciclo de reloj no? Si es asi un micro debería hacer pro cada ciclo de reloj tantas instrucciones ocmo ALUs tenga no?

Un saludo

daniel_5 escribió:Ok ya me queda claro, solo una cosa, las ALUS solo pueden realizar una instruccion por ciclo de reloj no? Si es asi un micro debería hacer pro cada ciclo de reloj tantas instrucciones ocmo ALUs tenga no?

Un saludo

Eso en el mejor de los casos, pero como siempre pasa en la informatica
luego en la pracitca la potencia real es menor.

Harl escribió:
Eso en el mejor de los casos, pero como siempre pasa en la informatica
luego en la pracitca la potencia real es menor.

Hombre eso pasa con todo, en teoria bien, pero en la practica baja mucho el rendimiento, si no seria todo muy bonito. Me ha venido bien recordarlo para arquitectura de computadores.

Un saludo