EMaDeLoC escribió:@DJ Deu Bueno,
hace ya más de un año en este hilo cuando se empezó a mencionar los problemas de las memorias de 4C me puse a buscar las especificaciones de los chips de Villena y los requisitos de Mister y no encontré ninguna discrepancia. Es decir, el Mister requiere un mínimo de velocidad y los de Villena los cumplia, y además los chips aparte de la diferencia de capacidad tenían los mismos requisitos que los módulos de 2C, e incluso el consumo energético era casi el mismo.
Igual lo recuerdas porque te estaba respondiendo a ti.
A principios de año
volví a comentar el tema, de nuevo respondiente, y en resumen me parecía más cosa de un core exigente en requisitos (el proyecto de Mister solo pide memorias a 130MHz).
No he pretendido con mi comentario decir que el autor no sepa de lo que habla, puesto que el problema que señala es real. Pero yo discrepo que sea la causa ya que hacen falta frecuencias mucho más altas para que se produzca el fallo de sincronía en pistas tan cortas. Es decir, me parece que el problema no podría ser ese y que nadie lo tiene claro.
En cualquier caso, si ciertamente el core es el primero en hacer que los chips vayan en paralelo, pues el problema lo ha causado el core, no las memorias de Villena. Si Villena se ajusta a unas especificaciones y luego el que crea un core de Mister hace lo que le salga de los huevos (con toda su buena intención, por supuesto), pues yo no le echaría la culpa a Villena, al menos no toda...
Es curioso, porque lo que dije en febrero no iba mal encaminado.